{"id":14,"date":"2018-03-07T08:37:11","date_gmt":"2018-03-07T08:37:11","guid":{"rendered":"http:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/?post_type=specifikacija&#038;p=14"},"modified":"2022-11-23T10:35:36","modified_gmt":"2022-11-23T10:35:36","slug":"specifikacija-predmeta","status":"publish","type":"specifikacija","link":"https:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/specifikacija\/specifikacija-predmeta\/","title":{"rendered":"Arhitektura mikrora\u010dunarskih sistema"},"content":{"rendered":"<p><strong>Cilj predmeta<\/strong><\/p>\n<p>Svrha ovog predmeta je da studentima pru\u017ei uvod u razli\u010dite arhitekture savremenih mikrora\u010dunarskih sistema.<\/p>\n<p><strong>Sadr\u017eaj predmeta<\/strong><\/p>\n<p>Predmet je podeljen u nekoliko faza. Faza I upoznaje studente sa specifikacijom i metodologijom projektovanja procesora. Ova faza obja\u0161njava varijacije i razlike skupa instrukcija izme\u0111u RISC i CISC skupa instrukcija. Faza II uvodi standardne gradivne blokove procesora: sabira\u010de, logi\u010dke jedinice, mno\u017ea\u010de, delitelje, kontrolnu jedinicu&#8230; Dat je detaljan opis implementacije proto\u010dne obrade podataka procesora i kontrolne logike. Faza III je pregled toka dizajna procesora. U ovoj fazi dat je uvod u hazarde i izuzetke u proto\u010dnoj obradi procesora. Prikazani su primeri proto\u010dne obrade u procesorima: Arm Cortex-A53 i Intel core i7. Faza IV opisuje kako dizajnirati i implementirati jednostavan procesor, koriste\u0107i jezik za opis hardvera. Faza V odnosi se na memorijske tehnologije: ke\u0161 memoriju i virtuelnu memoriju. Ova faza obja\u0161njava va\u017enost memorijske hijerarhije i daje uvod u ke\u0161 memorije. Uvodi se metodologiju za merenje i pobolj\u0161anje performansi ke\u0161a. Kasnije u ovoj fazi obja\u0161njeni su virtuelne ma\u0161ine i virtuelne memorije. Opisani su primeri hijerarhije memorije u savremenim procesorima: Arm Cortex-a53 i Intel core i7. U zavr\u0161noj fazi, sve teme se kombinuju zajedno da bi se objasnile me\u0111uzavisnost izme\u0111u razli\u010ditih delova mikroprocesorskog sistema. Ova faza obja\u0161njava celokupna implementacija RISC-V mikroprocesorskog sistema.<\/p>\n<p><strong>Ishodi predmeta<\/strong><\/p>\n<p>Do kraja ovog predmeta studenti \u0107e biti upoznati sa unutra\u0161njom strukturom i detaljima implementacije osnovnih blokova koji \u010dine savremene mikrora\u010dunarske sisteme. Pored toga, studenti \u0107e biti opremljeni da u potpunosti dizajniraju jednostavno jezgro mikroprocesora koriste\u0107i jedan od jezika za opis hardvera na programabilnoj logi\u010dkoj platformi.<\/p>\n<p><strong>Pregled sadr\u017eaja<\/strong><\/p>\n<p>Sedmica 1-2: Specifikacija i metodologija projektovanja procesora<br \/>\nSedmica 3-4: Standardni gradivni blokovi<br \/>\nSedmica 5-7: Top projektovanja procesora<br \/>\nSedmica 8-9: Ke\u0161 memorija<br \/>\nSedmica 10 : Virtuelna memorija<br \/>\nSedmica 11-12 : Analiza implementacija mikroprocesorskih sistema<\/p>\n<p><strong>Zadaci<\/strong><\/p>\n<p>Zadatak 1. Postoji nekoliko malih zadataka na po\u010detku svake laboratorijske ve\u017ebe<br \/>\nZadatak 2. Dizajn malog procesora kori\u0161\u0107enjem nekog HDL-a<br \/>\nZadatak 3. Zavr\u0161ni ispit se sastoji od pitanja kojima se proverava razumevanje obra\u0111enih tema<\/p>\n<p><strong>Poha\u0111anje nastave<\/strong><\/p>\n<p>Laboratorijske ve\u017ebe su obavezne. Mogu se propustiti samo dve ve\u017ebe. U suprotnom, predmet se ne mo\u017ee polo\u017eiti. Poha\u0111anje predavanja je po\u017eeljno, ali nije obavezno.<\/p>\n<p><strong>Literatura<\/strong><\/p>\n<p>David A. Patterson, John L. Hennessy &#8211; Computer Organization and Design The Hardware Software Interface RISC-V Edition (2017 Morgan Kaufmann)<br \/>\nB. Parhami &#8211; Computer Architecture: From Microprocessors to Supercomputers (2005 Oxford University Press)<\/p>\n","protected":false},"featured_media":0,"template":"","class_list":["post-14","specifikacija","type-specifikacija","status-publish","hentry"],"acf":[],"publishpress_future_workflow_manual_trigger":{"enabledWorkflows":[]},"_links":{"self":[{"href":"https:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/wp-json\/wp\/v2\/specifikacija\/14","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/wp-json\/wp\/v2\/specifikacija"}],"about":[{"href":"https:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/wp-json\/wp\/v2\/types\/specifikacija"}],"version-history":[{"count":7,"href":"https:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/wp-json\/wp\/v2\/specifikacija\/14\/revisions"}],"predecessor-version":[{"id":56,"href":"https:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/wp-json\/wp\/v2\/specifikacija\/14\/revisions\/56"}],"wp:attachment":[{"href":"https:\/\/www.elektronika.ftn.uns.ac.rs\/arhitektura-mikroracunarskih-sistema\/wp-json\/wp\/v2\/media?parent=14"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}