ET: Projektovanje složenih digitalnih sistema

Cilj predmeta

Sticanje znanja iz oblasti arhitekture savremenih mikroprocesora, projektovanja savremenih mikroprocesora i drugih složenih sistema na osnovu zadate specifikacije, korišćenja naprednih mogućosti VHDL jezika za opis složenih digitalnih sistema. Projektovanje hardvera korišćenjem savremenih EDA alata.

Ishodi predmeta

  • sposobnost projektovanja savremenog mikroprocesora ili nekog drugog složenog digitalnog sistema pomoću VHDL jezika na osnovu zadate specifikacije
  • sposobnost sprovođenja sinteze korišćenjem RTL metodologije i savremenih alata za sintezu hardvera

Sadržaj predmeta

VHDL jezik za opis digitalnih sistema. Napredne mogućnosti VHDL jezika. Podprogrami, procedure, funkcije. Paketi i njihovo korišćenje. Alias naredbe. Generici. Komponente i konfiguracije. Generate naredbe. Atributi i grupe. Sistematski pristup projektovanju složenih digitalnih sistema. Datapath i control path. Protočna (pipelined) i paralelna obrada.

Specifikacija predmeta

Oznaka predmeta: ETI17
Broj ESPB: 7
Broj časova aktivne nastave nedeljno: 3+3

Nastavni kadar

Nastavnik: dr Vuk Vranjković
Konsultacije: Po dogovoru
Asistenti: Nikola Kovačević
Konsultacije: Po dogovoru

Način polaganja ispita

Način formiranja ocene:

  • Završni ispit (zadaci) - 60%

  • Završni ispit (teorija) - 40%


Mogućnost polaganja ispita preko kolokvijuma, koja postoji samo do početka prvog ispitnog roka. U toku semestra, ovi kolokvijumi, održavaju se samo jednom. Nakon toga, predmet se mora polagati preko ispita.

  • Kolokvijum 1 (zadaci) - 30%

  • Kolokvijum 2 (zadaci) - 30%

  • Kolokvijum 1 (teorija) - 20%

  • Kolokvijum 2 (teorija) - 20%


Pohađanje vežbi je obavezno. Na vežbama je dozvoljeno imati do 3 izostanka u suprotnom predmet se pohađa ponovo naredne godine jer nadoknade ne postoje.

Materijal za predavanja:
Gradivo za predmet nalazi se u sledećoj litaraturi:

P.J. Ashenden - The Designer’s Guide to VHDL
P.P. Chu - RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability

Prezentacije sa predavanja:

Predavanje 1 - Uvod u VHDL

Predavanje 2 - Skalarni tipovi podataka

Predavanje 3 - Konkurentne naredbe 1

Predavanje 4 - Konkurentne naredbe 2

Predavanje 5 - Sekvencijalne naredbe

Predavanje 6 - Kompozitni tipovi podataka

Predavanje 7 - Potprogrami

Predavanje 8 - Paketi i generičke konstante

Predavanje 9 - Uvod u verifikaciju hardvera

Materijal za predavanja namenjen je predavaču da kvalitetnije održi predavanja. Prezentacije nisu namenjene da se iz njih sprema ispit. Student treba da se sprema za polaganje teorijskog ispita na predavanjima i čitajući knjige navedene u literaturi.

Okvirni spisak teorijskih pitanja dat je kao referenca studentima. To ne mora da znači da će se tačno navedena pitanja javiti na ispitu.

Primeri teorijskih zadataka:
Elaboracija

Simulacija

Materijal za laboratorijske/računarske vežbe:
1. nedelja - Upoznavanje sa Xilinx Vivado programskim paketom.

2. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 1

3. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 2

4. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 1

5. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 2

6. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 3

7. nedelja - Opis konačnih automata u VHDL-u

8. nedelja - Hijerarhijski i parametrizovani dizajn u VHDL-u, potrebni dizajn fajlovi

9. nedelja - Kreiranje verifikacionih okruženja u VHDL-u, potrebni dizajn fajlovi