Specifikacija predmeta
Oznaka predmeta: ETI17Broj ESPB: 7
Broj časova aktivne nastave nedeljno: 3+3
Nastavni kadar
Nastavnik: dr Vuk VranjkovićKonsultacije: Po dogovoru
Asistenti: Dušan Bortnik
Konsultacije: Po dogovoru
Način polaganja ispita
Način formiranja ocene:
Da bi se ispit položio neophodno je u zbiru osvojiti više od 50% poena. Dodatni uslovi su da se na zadacima osvoji više od 50% poena, kao i na teoriji. Na teorijskom delu ispita, prvi dva pitanja vezna su za elaboraciju RT modela, a drugi za jednostavnu simulaciju. Da bi se ispit položio, neophodo je skroz tačno rešiti jedno od ova dva pitanja. Ostala pitanja su približna onima iz okvirnog spiska pitanja (pogledati poglavlje "Materija za predavanja").
Polaganje teorije ili zadataka po delovima nije moguće.
Pohađanje vežbi je obavezno. Na vežbama je dozvoljeno imati do 3 izostanka u suprotnom predmet se pohađa ponovo naredne godine jer nadoknade ne postoje.
- Završni ispit (zadaci) - 60%
- Završni ispit (teorija) - 40%
Da bi se ispit položio neophodno je u zbiru osvojiti više od 50% poena. Dodatni uslovi su da se na zadacima osvoji više od 50% poena, kao i na teoriji. Na teorijskom delu ispita, prvi dva pitanja vezna su za elaboraciju RT modela, a drugi za jednostavnu simulaciju. Da bi se ispit položio, neophodo je skroz tačno rešiti jedno od ova dva pitanja. Ostala pitanja su približna onima iz okvirnog spiska pitanja (pogledati poglavlje "Materija za predavanja").
Polaganje teorije ili zadataka po delovima nije moguće.
Pohađanje vežbi je obavezno. Na vežbama je dozvoljeno imati do 3 izostanka u suprotnom predmet se pohađa ponovo naredne godine jer nadoknade ne postoje.
Materijal za predavanja:
Gradivo za predmet nalazi se u sledećoj litaraturi:
P.J. Ashenden - The Designer’s Guide to VHDL
P.P. Chu - RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability
Prezentacije sa predavanja:
Predavanje 1 - Uvod u VHDL
Predavanje 2 - Skalarni tipovi podataka
Predavanje 3 - Konkurentne naredbe 1
Predavanje 4 - Konkurentne naredbe 2
Predavanje 5 - Sekvencijalne naredbe
Predavanje 6 - Kompozitni tipovi podataka
Predavanje 7 - Potprogrami
Predavanje 8 - Paketi i generičke konstante
Predavanje 9 - Uvod u verifikaciju hardvera
Materijal za predavanja namenjen je predavaču da kvalitetnije održi predavanja. Prezentacije nisu namenjene da se iz njih sprema ispit. Student treba da se sprema za polaganje teorijskog ispita na predavanjima i čitajući knjige navedene u literaturi.
Okvirni spisak teorijskih pitanja dat je kao referenca studentima. To ne mora da znači da će se tačno navedena pitanja javiti na ispitu.
Okvirni spisak pitanja za generacije koje su slušale predmet 2018/2019, 2019/2020 i 2020/2021 godine: psds_pitanja.pdf
Primer pitanja za RT elaboraciju:
Elaboracija
Primer pitanja za jednostavnu simulaciju:
Simulacija
P.J. Ashenden - The Designer’s Guide to VHDL
P.P. Chu - RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability
Prezentacije sa predavanja:
Predavanje 1 - Uvod u VHDL
Predavanje 2 - Skalarni tipovi podataka
Predavanje 3 - Konkurentne naredbe 1
Predavanje 4 - Konkurentne naredbe 2
Predavanje 5 - Sekvencijalne naredbe
Predavanje 6 - Kompozitni tipovi podataka
Predavanje 7 - Potprogrami
Predavanje 8 - Paketi i generičke konstante
Predavanje 9 - Uvod u verifikaciju hardvera
Materijal za predavanja namenjen je predavaču da kvalitetnije održi predavanja. Prezentacije nisu namenjene da se iz njih sprema ispit. Student treba da se sprema za polaganje teorijskog ispita na predavanjima i čitajući knjige navedene u literaturi.
Okvirni spisak teorijskih pitanja dat je kao referenca studentima. To ne mora da znači da će se tačno navedena pitanja javiti na ispitu.
Okvirni spisak pitanja za generacije koje su slušale predmet 2018/2019, 2019/2020 i 2020/2021 godine: psds_pitanja.pdf
Primer pitanja za RT elaboraciju:
Elaboracija
Primer pitanja za jednostavnu simulaciju:
Simulacija
Materijal za laboratorijske/računarske vežbe:
1. nedelja - Upoznavanje sa Xilinx Vivado programskim paketom.
2. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 1
3. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 2
4. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 1
5. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 2
6. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 3
7. nedelja - Opis konačnih automata u VHDL-u
8. nedelja - Hijerarhijski i parametrizovani dizajn u VHDL-u, potrebni dizajn fajlovi
9. nedelja - Kreiranje verifikacionih okruženja u VHDL-u, potrebni dizajn fajlovi
2. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 1
3. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 2
4. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 1
5. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 2
6. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 3
7. nedelja - Opis konačnih automata u VHDL-u
8. nedelja - Hijerarhijski i parametrizovani dizajn u VHDL-u, potrebni dizajn fajlovi
9. nedelja - Kreiranje verifikacionih okruženja u VHDL-u, potrebni dizajn fajlovi