Funkcionalna verifikacija hardvera

Prema novom nastavnom planu usklađenom po Bolonjskoj deklaraciji nastava iz ovog predmeta odvija se u toku VIII semestra na smeru za Mikroračunarsku elektroniku, usmerenje Embeded sistemi i algoritmi.

 

Ishodi obrazovanja

Namera ovog kursa je da studente uvede u oblast savremenih metodologija za verifikaciju složenih digitalnih sistema.

Ishodi obrazovanja:

  • upoznavanje sa savremenim metodologijama za funkcionalnu verifikaciju digitalnih sistema
  • sposobnost izrade verifikacionog plana za verifikaciju zadatog digitalnog sistema
  • razumevanje strukture savremenog verifikacionog okruženja, kao i funkcije svakog od standardnih modula koji čine verifikaciono okruženje
  • razumevanje koncepta slučajnog generisanja test vektora i sposobonost razvoja stimulus generatora bazirnog na slučajnim test vektorima
  • razumevanje koncepta referentnog modela i sposobnost razvoja istog
  • razumevanje koncepta strukturne i funkcionalne pokrivenosti
  • poznavanje UVM metodologije i mogućnost razvoja savremenih UVM verifikacionih okruženja korišćenjem SystemVerilog jezika

Specifikacija predmeta

Oznaka predmeta: EM459
Broj ESPB: 6
Broj časova aktivne nastave nedeljno: 2+3

Nastavni kadar

Nastavnik: dr Predrag Teodorović, vanredni profesor
Konsultacije: po dogovoru
Asistenti: BSc Ivan Čejić, MSc Nebojša Pilipović
Konsultacije: po dogovoru

Način polaganja ispita

Način formiranja ocene:
Ocena se formira na osnovu kolokvijuma na kojima se ispituje znanje u vezi predavanja (50%), i na osnovu položenih zadataka ili odbranjenog projekta (50%).

U toku semestra predviđeno je održavanje dva teorijska kolokvijuma.

Pohađanje predavanja i vežbi je obavezno. Na vežbama je dozvoljeno imati do 2 izostanka u suprotnom predmet se pohađa ponovo naredne godine jer nadoknade ne postoje.

Materijal za predavanja:
Predavanje 1-2: Uvod u verifikaciju hardvera
Beleške sa predavanja.

Predavanje 3-4: Verifikacioni plan
Beleške sa predavanja.

Predavanje 5-6: Kreiranje verifikacionog okruženja
Beleške sa predavanja (Dodatak - SystemVerilog assertions).

Predavanje 7: Uvod u metodologije za verifikaciju hardvera
Beleške sa predavanja.

Predavanje 8-9: Tehnike za generisanje stimulusa
Beleške sa predavanja. (primer SV stimulusa )

Predavanje 10-11: Tehnike za proveru rezultata
Beleške sa predavanja. (primer SV testbenca)

Predavanje 12-13: Nadgledanje toka verifikacije
Beleške sa predavanja. (skracena prezentacija)

Spisak ispitnih pitanja.

Spisak ispitnih pitanja za prvi kolokvijum (važi samo na kolokvijumima, kao i u junskom i julskom ispitnom roku)

Spisak ispitnih pitanja za drugi kolokvijum (važi samo na kolokvijumima, kao i u junskom i julskom ispitnom roku)

Materijal auditorne vežbe:
Vežba 1: Uvod u SystemVerilog jezik
Materijal za izvođenje vežbe. Prateći materijal.

Vežba 2: Objektno orijentisani aspekti SystemVerilog jezika
Materijal za izvođenje vežbe. Prateći Materijal

Vežba 3: Thread-ovi u Systemverilog jeziku
Materijal za izvođenje vežbe. Prateći materijal.

Vežba 4: Randomizacija i generisanje ograničenja u SystemVerlog jeziku
Materijal za izvođenje vežbe. Prateći Materijal.

Vežba 5: Uvod u UVM metodologiju razvoja verifikacionih okruženja

Materijal za izvođenje vežbe. Prateći materijal.

Vežba 6-7: Rad sa sekvencama i razvoj drajvera
Materijal za izvođenje vežbe. Prateći materijal

Vežba 8: Razvoj monitora
Materijal za izvođenje vežbe. Prateći materijal

Vežba 9: Hijerarhija UVM verifikacionog okruženja
Materijal za izvođenje vežbe. Prateći materijal.

Vežba 10: Razvoj scoreboard komponente
Materijal za izvođenje vežbe. Prateći materijal.

Vežba 11: Prikupljanje pokrivenosti
Materijal za izvođenje vežbe. Prateći materijal.

Vežba 12: Regresija i proces debagovanja
Materijal za izvođenje vežbe. Prateći materijal. Video materijal

Vežba 13: Rad sa kompletnim UVM okruženjem
Materijal za izvođenje vežbe. Prateći materijal.

Dodatne informacije

OBAVEŠTENJE:

Bodovno stanje nakon ispita održanog u septembar 5 ispitnom roku 2023. godine možete preuzeti ovde.

Predlog tema za izradu studentskih projekata:


Predlog projekata - Priloženi dokument sadrži predlog tema kao i pravila za izradu studentskih projekata za školsku 2018/2019 godinu. Lista predloženih projekata nije konačna, svaki student ili grupa studenata može predložiti svoju temu i ukoliko je predmetni nastavnici odobre, može pristupiti izradi projekta.

Lista odabranih projekata:

Ovde možete pogledati listu odabranih projekata, sastav projektnih timova, kao i listu nerasporedjenih projekata.

Pravila prilikom Bodovanje projekta: Pravila

Dodatna literatura: B. Wile, J. C. Goss, W. Roesner: Comprehensive functional verification (The complete industry cycle)

A.B.Mehta: SystemVerilog Assertions and Functional Coverage (Guide to language, methodology and applications), Springer

E. Cerny, S. Dudani, J. Havlicek, D. Korchemny: SVA: The power of Assertions in SystemVerilog, Springer