Projektovanje složenih digitalnih sistema

Prema novom nastavnom planu usklađenom po Bolonjskoj deklaraciji nastava iz ovog predmeta odvija se u toku VII semestra na smeru za Mikroračunarsku elektroniku, usmerenje Mikroprocesorski sistemi i algoritmi.

 

Ishodi obrazovanja

Namera ovog kursa je da studente uvede u oblast savremenih metodologija za projektovanje složenih digitalnih sistema.

Ishodi obrazovanja:

  • osposobljenost za korišćenje RT metodologije prilikom projektovanja složenih digitalnih sistema
  • upoznavanje sa osnovnim optimizacionim tehnikama koje se mogu koristiti za poboljšanje performansi digitalnog sistema
  • upoznavanje sa osnovama projektovanja IP jezgara
  • upoznavanje sa osnovnim tehnikama sinteze visokog nivoa
  • upoznavanje sa osnovama Tcl jezika i načinima za definisanje ograničenja dizajna
  • upoznavanje sa osnovnim tehnikama za sinhronizaciju signala unutar sistema sa više sinhronizacionih signala

Specifikacija predmeta

Oznaka predmeta: EM400A
Broj ESPB: 7
Broj časova aktivne nastave nedeljno: 3+3

Nastavni kadar

Nastavnik: dr Rastislav Struharik, vanredni profesor
Konsultacije: po dogovoru
Asistenti: msc Andrea Erdeljan, asistent msc Damjan Rakanović, asistent
Konsultacije: po dogovoru

Način polaganja ispita

Način formiranja ocene:
Ocena se formira na osnovu teorijskog dela na kojem se ispituje znanje u vezi predavanja (50%), i na osnovu odbranjenog projekta (50%).

U toku semestra predviđeno je održavanje dva teorijska kolokvijuma.

Pohađanje predavanja i vežbi je obavezno. Na vežbama je dozvoljeno imati do 2 izostanka u suprotnom predmet se pohađa ponovo naredne godine jer nadoknade ne postoje

Materijal za predavanja:
Predavanje 1-2: Uvod, sinteza kombinacionih i sekvencijalnih mreža
Beleške sa predavanja.

Predavanje 3: Hijerarhijski i parametrizovani dizajn
Beleške sa predavanja.

Predavanje 4: Projektovanje Datapath i Controlpath modula
Beleške sa predavanja.

Predavanje 5: RT metodologija projektovanja složenih digitalnih sistema
Beleške sa predavanja.

Predavanje 6: Tehnike optimizacije dizajna - transformacije algoritamskog modela
Beleške sa predavanja.

Predavanje 7: Tehnike optimizacije dizajna - optimizacije procesa mapiranja i izvršavanja
Beleške sa predavanja.

Predavanje 8: Sinteza visokog nivoa - fundamentalni koncepti
Beleške sa predavanja.

Predavanje 9-10: Sinteza visokog nivoa - vremensko planiranje i alokacija resursa
Beleške sa predavanja.

Predavanje 11: Tcl programski jezik
Beleške sa predavanja.

Predavanje 12: Statička vremenska analiza i definisanje ograničenja dizajna
Beleške sa predavanja.

Predavanje 13-14: Tehnike sinhronizacije
Beleške sa predavanja.

 

Spisak ispitnih pitanja.

Materijal za laboratorijske/računarske vežbe:
Vežba 1: Uvod u Xilinx Vivado Design Suite razvojno okruženje
Materijal za izvođenje vežbe.

Vežba 2: Hijerarhijski i parametrizovani dizajn, projektovanje Datapath i Controlpath modula
Materijal za izvođenje vežbe.

Vežba 3-5: RT metodologija projektovanja složenih digitalnih sistema
Materijal za izvođenje vežbe.

Vežba 6-7: Tehnike optimizacije dizajna
Materijal za izvođenje vežbe.

Vežba 8-9: Razvoj IP jezgara
Materijal za izvođenje vežbe.

Vežba 10-12: Sinteza visokog nivoa
Materijal za izvođenje vežbe.

Vežba 13: Tcl skripte i definisanje ograničenja dizajna
Materijal za izvođenje vežbe.

Dodatne informacije







OBAVEŠTENJE:

Bodovno stanje nakon ispita održanog u septembar 2 ispitnom roku 2019. možete preuzeti ovde.

Predlog tema za izradu studentskih projekata:


Predlog projekata - Priloženi dokument sadrži predlog tema kao i pravila za izradu studentskih projekata za školsku 2018/2019 godinu. Lista predloženih projekata nije konačna, svaki student ili grupa studenata može predložiti svoju temu i ukoliko je predmetni nastavnici odobre, može pristupiti izradi projekta.

Lista odabranih projekata:

Ovde možete pogledati listu odabranih projekata, sastav projektnih timova, kao i listu nerasporedjenih projekata.

Dodatni materijal:
VHDL Coding Style Guide - Dokument sa pravilima formatiranja VHDL modela koji će biti korišćeni u okviru ovoga kursa.

Dodatna literatura:1. Pong P. Chu, “RTL Hardware Design using VHDL”, Wiley-Interscience, 2006.
2. Peter J. Ashended, “The Designer’s Guide to VHDL”, Morgan Kaufmann, 1996.
3. Giovanni De Micheli, “Synthesis and Optimization of Digital Circuits”, McGraw Hill, 1994.