Uvod u mikroračunarsku elektroniku

Prema novom nastavnom planu usklađenom po Bolonjskoj deklaraciji nastava iz ovog predmeta odvija se u toku IV semestra na smeru za Mikroračunarsku elektroniku.

U toku semestra predviđeno je održavanje dva kolokvijuma i jednog testa u okviru vežbi. Prvi će biti održan nakon 6. nedelje i učestvuje u konačnoj oceni sa 20%, a drugi kolokvijum nakon 8. nedelje i učestvuje u konačnoj oceni sa 20%. Test sa nekoliko pitanja u vezi sa gradivom poslednje 4 nedelje će biti održan u 13. nedelji i učestvuje u konačnoj oceni sa 10%.

Pohađanje predavanja i vežbi je obavezno. Na vežbama je dozvoljeno imati do 3 izostanka u suprotnom predmet se pohađa ponovo naredne godine jer nadoknade ne postoje.

Specifikacija predmeta

Oznaka predmeta: E136
Broj ESPB: 7
Broj časova aktivne nastave nedeljno: 3+3

Nastavni kadar

Nastavnik: dr Rastislav Struharik, vanredni profesor
Konsultacije: po dogovoru
Asistenti: msc Andrea Erdeljan, asistent
Konsultacije: po dogovoru

Način polaganja ispita

Način formiranja ocene:
Ocena se formira na osnovu kolokvijuma na kojima se ispituje znanje u vezi predavanja (50%), na osnovu laboratorijskih kolokvijuma i drugih aktivnosti na laboratorijskim vežbama (50%).

Materijal za predavanja:
Predavanje 1 - Uvod u VHDL

Predavanje 2 - Skalarni tipovi podataka

Predavanje 3 - Konkurentne naredbe 1

Predavanje 4 - Konkurentne naredbe 2

Predavanje 5 - Sekvencijalne naredbe

Predavanje 6 - Kompozitni tipovi podataka

Predavanje 7 - Potprogrami

Predavanje 8 - Paketi i generičke konstante

Predavanje 9 - Uvod u verifikaciju hardvera

Spisak teorijskih pitanja

Materijal za laboratorijske/računarske vežbe:
1. nedelja - Upoznavanje sa Xilinx Vivado programskim paketom.

2. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 1

3. nedelja - Opis standardnih kombinacionih mreža u VHDL-u, vežba 2

4. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 1

5. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 2

6. nedelja - Opis standardnih sekvencijalnih mreža u VHDL-u, vežba 3

7. nedelja - Opis konačnih automata u VHDL-u

8. nedelja - Hijerarhijski i parametrizovani dizajn u VHDL-u, potrebni dizajn fajlovi

9. nedelja - Kreiranje verifikacionih okruženja u VHDL-u, potrebni dizajn fajlovi

10. i 11. nedelja - Projektovanje složenih digitalnih sistema (PWM) u VHDL-u, potrebni dizajn fajlovi

12. i 13. nedelja - Projektovanje složenih digitalnih sistema (VGA) u VHDL-u, potrebni dizajn fajlovi

Dodatne informacije

OBAVEŠTENJE:

Bodovno stanje nakon ispita održanog u septembar 4 ispitnom roku 2019. godine možete preuzeti ovde.

 

Rezultati popravnog kolokvijum se mogu preuzeti ovde. Uvid u radove će biti 02.09.2019 u 13:30h u laboratoriji f317.